Título :	Implementación en FPGA (Field Programmable Gate Array) de un controlador difuso aplicado en la automatización de alimentadores para acuicultura
Autor(es):	Christian Reyes Gonzales
Palabras clave:	Control difuso Memoria flash VHDL
Fecha de publicación :	jun-2010
Editorial :	Universidad Autónoma de Querétaro
Facultad:	Facultad de Ingeniería
Programa académico:	Maestría en Ciencias (Instrumentación y Control)
Resumen:	Para controlar de manera óptima el suministro de alimento en tanques acuícolas, se diseñó un sistema orientado a una tecnología de implementación FPGA. El diseño del sistema fue descrito en VHDL (VHSIC HDL, very high-speed integrated circuit hardware description language). El sistema fue descrito a nivel de comportamiento, por medio de componentes. El sistema consta de un número de salidas digitales a las cuales le pueden ser programados los tiempos de activación de alimentación o bien, que el sistema calcule la cantidad de alimento a proporcionar por medio de un controlador difuso que usa como entradas la temperatura y el oxígeno disuelto. Toda la matemática que modela y describe el comportamiento del controlador difuso se basa en la propuesta por Soto-Zarazúa et al., (2010). En el diseño se implementó un sistema de adquisición de datos utilizado para proporcionar al controlador los valores de las variables de entrada. El software para la configuración del chip fue desarrollado en C#. Tanto las programaciones de encendido del alimentador como la configuración del controlador difuso son almacenadas en un chip de memoria Flash. El controlador de la memoria Flash ha mostrado un desempeño de escritura de 32.3 KB/s; y de lectura de 14.6MB/s. El desempeño de lectura indica que la memoria (al ser de 8MB) podrá ser escaneada 1.8 veces por segundo en busca de programaciones de activación. La comunicación entre el chip y la computadora ha sido probada, con resultados satisfactorios, a una velocidad de 115,200 bps, con una trama de 345,600 bytes; sin perder ningún bit. La máxima frecuencia de operación del sistema obtenida del proceso de síntesis es de 156.5 MHz, el sistema ha sido diseñado para trabajar a 50 MHz. Siendo ésta menor que la máxima frecuencia de operación, nos asegura el correcto funcionamiento del sistema a velocidades menores o iguales a la máxima frecuencia. El sistema completo ocupa el 3.8% de la capacidad del FPGA. Con base en el desempeño general del diseño, el sistema puede procesar hasta 2¿097,152 programaciones por segundo; lo que lo hace viable para procesar el contenido de la memoria en poco menos de un segundo. La respuesta del controlador difuso comparada con el resultado obtenido por Soto-Zarazúa et al., (2010) presenta una correlación R=1; lo que demuestra la correcta implementación del controlador difuso, sin embargo, la respuesta del controlador difuso fue discreta.
URI:	https://ri-ng.uaq.mx/handle/123456789/5900
Otros identificadores :	3036 - RI002308.pdf
Aparece en:	Maestría en Ciencias (Instrumentación y Control)

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