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dc.rights.license http://creativecommons.org/licenses/by-nd/4.0 es_ES
dc.contributor Genaro Martin Soto Zarazúa es_ES
dc.creator Christian Reyes Gonzales es_ES
dc.date 2010-06
dc.date.accessioned 2017-06-28T16:59:34Z
dc.date.available 2017-06-28T16:59:34Z
dc.date.issued 2010-06
dc.identifier 3036 - RI002308.pdf es_ES
dc.identifier.uri https://ri-ng.uaq.mx/handle/123456789/5900
dc.description Para controlar de manera óptima el suministro de alimento en tanques acuícolas, se diseñó un sistema orientado a una tecnología de implementación FPGA. El diseño del sistema fue descrito en VHDL (VHSIC HDL, very high-speed integrated circuit hardware description language). El sistema fue descrito a nivel de comportamiento, por medio de componentes. El sistema consta de un número de salidas digitales a las cuales le pueden ser programados los tiempos de activación de alimentación o bien, que el sistema calcule la cantidad de alimento a proporcionar por medio de un controlador difuso que usa como entradas la temperatura y el oxígeno disuelto. Toda la matemática que modela y describe el comportamiento del controlador difuso se basa en la propuesta por Soto-Zarazúa et al., (2010). En el diseño se implementó un sistema de adquisición de datos utilizado para proporcionar al controlador los valores de las variables de entrada. El software para la configuración del chip fue desarrollado en C#. Tanto las programaciones de encendido del alimentador como la configuración del controlador difuso son almacenadas en un chip de memoria Flash. El controlador de la memoria Flash ha mostrado un desempeño de escritura de 32.3 KB/s; y de lectura de 14.6MB/s. El desempeño de lectura indica que la memoria (al ser de 8MB) podrá ser escaneada 1.8 veces por segundo en busca de programaciones de activación. La comunicación entre el chip y la computadora ha sido probada, con resultados satisfactorios, a una velocidad de 115,200 bps, con una trama de 345,600 bytes; sin perder ningún bit. La máxima frecuencia de operación del sistema obtenida del proceso de síntesis es de 156.5 MHz, el sistema ha sido diseñado para trabajar a 50 MHz. Siendo ésta menor que la máxima frecuencia de operación, nos asegura el correcto funcionamiento del sistema a velocidades menores o iguales a la máxima frecuencia. El sistema completo ocupa el 3.8% de la capacidad del FPGA. Con base en el desempeño general del diseño, el sistema puede procesar hasta 2¿097,152 programaciones por segundo; lo que lo hace viable para procesar el contenido de la memoria en poco menos de un segundo. La respuesta del controlador difuso comparada con el resultado obtenido por Soto-Zarazúa et al., (2010) presenta una correlación R=1; lo que demuestra la correcta implementación del controlador difuso, sin embargo, la respuesta del controlador difuso fue discreta. es_ES
dc.format Adobe PDF es_ES
dc.language.iso spa es_ES
dc.publisher Universidad Autónoma de Querétaro es_ES
dc.relation.requires No es_ES
dc.rights Acceso Abierto es_ES
dc.subject Control difuso es_ES
dc.subject Memoria flash es_ES
dc.subject VHDL es_ES
dc.title Implementación en FPGA (Field Programmable Gate Array) de un controlador difuso aplicado en la automatización de alimentadores para acuicultura es_ES
dc.type Tesis de maestría es_ES
dc.contributor.role Director es_ES
dc.degree.name Maestría en Ciencias (Instrumentación y Control) es_ES
dc.degree.department Facultad de Ingeniería es_ES
dc.degree.level Maestría es_ES


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Nombre: RI003036.pdf
Tamaño: 2.364Mb
Formato: PDF
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